2nm，大决战！

（原标题：2nm，大决战！）

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台积电赢得了 FinFET。所有值得关注的前沿逻辑设计，甚至英特尔的，都是在台积电位于台湾南部的 N5 和 N3 工艺上制造的。竞争对手已经被甩在身后。三星自 7nm 以来一直表现不佳，良率也很低，英特尔在intle 4 和intel 3 的复苏之路上仍处于早期阶段；无论是外部还是内部的主要客户都没有大批量订购这些节点。

台积电未来能否占据主导地位尚未可知。FinFET 无法进一步扩展，SRAM 微缩已有几个节点停滞。该行业正处于关键的转折点。前沿逻辑必须在未来 2-3 年内采用两种新范式：全栅极 (GAA) 和背面供电（BSPDN 或背面供电网络）。

英特尔在 10nm 节点上失败，并失去了 3 年的领先优势，原因有很多，包括未采用 EUV 以及在工具供应链不成熟的情况下过渡到钴金属化，尽管应用材料警告他们的工具尚未准备就绪。GAA 和 BSPDN 的新模式为代工厂的竞争秩序带来了新的机会。它们甚至可能为该领域的新进入者打开大门——日本政府支持的 2nm 代工初创公司 Rapidus。

随着建造尖端晶圆厂所需的资本支出猛增，这意味着三星或英特尔可能被迫退出竞争。下面我们将详细讨论这些主题：深入研究 BSPDN 技术，然后是所有四家晶圆厂的前沿逻辑路线图、其工艺技术的竞争力以及SRAM 扩展等等

Gate All Around 并非新技术。据三星称，该技术已经投入大批量生产了几年，但实际情况是，它只用于单个低容量比特币挖矿芯片，并且没有任何 SRAM。Gate All Around 架构是一个重要主题，因为从 2nm 到本世纪末，所有前沿节点都将使用它。

背面供电网络 (BSPDN) 基础知识

除了栅极环绕晶体管之外，BSPDN 是下一代逻辑工艺技术的另一项重要创新。在所有当前的数字逻辑工艺技术中，首先在晶圆上制造晶体管，然后再制造数十层金属层，这些金属层为晶体管提供电源并在晶体管与外界之间传送信号。

电路的缩小意味着晶体管和互连都必须缩小。在过去，这几乎是事后才想到的，但互连的缩小已经变得比晶体管的缩小更困难。例如，超过 90% 的 EUV 光刻技术实际上用于互连（接触、通孔和金属层），而不是晶体管层本身。随着导线本身的物理尺寸减小，芯片上的晶体管越多意味着互连越多。这推动了所需互连层数量的稳步增长。层数越多意味着制造成本越高、布线设计越困难，并且随着信号路径变长，性能会降低。

这并不意味着该行业停止了进步。材料创新、设计技术协同优化 (DTCO) 和 EUV 光刻技术推动了互连微缩到当今的工艺节点。但随着这一策略变得越来越昂贵，限制不断缩小。实施 BSPDN 的计算开始变得有意义。这不是一个新想法，只是时机已到。现在是互连创新的时候了，距离上一次互连的发展（即 1997 年从铝到铜的转变）已经过去了近 30 年。

BSPDN 的核心思想是将电源布线移至晶圆背面。这样可以为信号布线留出空间，信号布线保留在正面，而电源则移至背面。从架构上讲，这意味着短于 6T（轨道）的标准单元更加可行。6T 指的是标准单元的单元高度，标准单元是数字逻辑的基本构建块，例如 NAND 门，单元高度通常以 T 的倍数来衡量，T 是单元跨越的金属 2 线或“轨道”的数量。越短越好：更小的单元可以提高密度，而无需扩展鳍片、栅极和金属互连等底层功能。扩展更多功能的成本很高，因为它需要更好的光刻技术。

从上方看，标准cell的顶部和底部被 M2 金属层中的宽金属导轨所束缚。这些导轨为电池提供电源和参考电压，并连接到更高金属层中的其余供电网络。这些导轨是典型的仅正面电池总高度 6T 的一部分 - 将它们移到背面意味着电池可以缩小到 5T 或更短。

BSPDN 还在两个方面改善了电力传输。首先，为晶体管供电的互连长度大大缩短。3nm 节点的正面电力传输必须穿越 15 层以上的金属层，而背面电力传输可能包含少于 5 层且导线更粗（电阻更低）。因此，线路电阻造成的功率损耗可以减少大约一个数量级。

其次，BSPDN 减少了对积极互连微缩的需求。铜线的电阻随着其直径在 100nm 以下的范围内缩小而呈指数级增长。而现在，前沿技术的线宽远低于 20nm，电阻是一个关键问题。这是不可取的，因为高线电阻会浪费功率并在芯片中产生过多的热量。这不是一个永久的解决方案——微缩将继续，也需要铜替代品——但 BSPDN 可以缓解这一问题。

总体而言，与高性能设计中的类似前端工艺相比，BSPDN 的功耗降低了约 15-20%。

目前，有三种不同的方法正在探索和/或实施用于背面供电：buried power rail, power via, 和backside contact。

01

埋地电力轨（buried power rail）

埋入式电源轨 (BPR) 是背面电源实现中最简单的一种。早期研究使用了这种方案，随后的架构也基于这一核心理念。它需要将电源轨从 M2 金属层中晶体管顶部的正常位置移到晶体管下方的水平位置。这使得架构可以缩小，因为宽电源轨被紧贴晶体管下方的细长轨道所取代。然而，埋入式电源轨仍然通过正面金属层连接到晶体管，并通过硅通孔 (TSV) 连接到背面的供电网络。这意味着整体单元高度可以减少约 1T，即大约 15%。

构建 BPR 相对简单，但有一个主要风险：在前段制程 (FEOL) 中使用金属。传统上，金属仅限于中段制程 (MOL) 和后段制程 (BEOL) 工艺，即晶体管制造完成后。这是为了避免导电金属污染半导体器件。晶圆厂对此非常重视 - 许多晶圆厂的 FEOL 专用工具禁止运行任何带有金属层的晶圆。晶圆厂必须打破这条规则来构建埋入式电源轨，因为根据定义，BPR 必须在晶体管之前集成。实际上，没有人愿意打破这条规则，而且似乎任何 HVM 工艺都不会采用 BPR。

另一个挑战是对齐连接到埋轨的初始背面特征。键合到支撑晶圆上会引起必须纠正的扭曲，这使得键合后光刻变得更加困难。ASML 和其他公司在这方面取得了显著进展，键合后叠加能力足以满足 BPR 方案的要求 - 但对于背面接触等更复杂的选项而言，还处于规格的边缘。

02

PowerVia

PowerVia 是英特尔的背面电源解决方案。它在两个主要方面对 BPR 进行了改进：

1、电源轨移至晶圆背面，避免了BPR的污染风险。

2、由于从晶圆正面消除了电源布线，因此电池尺寸缩小效果更佳。

PowerVia 是 BPR 概念的巧妙演进。在前端处理过程中，PowerVia 完全跳过了电源轨。除了避免在晶体管前沉积金属的污染风险外，它还省去了昂贵的对准关键工艺步骤（将 BPR 对准晶体管通道）。在千兆晶圆厂规模下，像这样的单个关键层在工具上的成本可能只有几亿美元。

与传统的全正面方案相比，唯一增加的步骤是在晶体管触点之后构建的又高又细的 PowerVia。该通孔从触点延伸到晶圆衬底的深处。完成正面后，晶圆被翻转、键合和减薄。由于通孔延伸到晶圆背面深处，因此可以在减薄过程中露出它们而不会损坏晶体管。这种巧妙的“自对准”方法大大简化了必须与 PowerVias 对齐的背面图案（此触点中的自对准实际上意味着对齐要求大大放宽，即更便宜且良率更高）。

这种方法还具有缩放优势。BPR 通过一个通孔从晶体管触点顶部连接到晶体管，穿过正面的金属层，然后通过另一个通孔向下到达 BPR 本身。这些低金属层是关键的缩放限制因素之一，因为它们需要一些最小的功能和非常拥挤的布线 - 通过它来布线电源，BPR 对缓解那里的问题无济于事。PowerVia 有所帮助。直接从晶体管触点向下布线到 BSPDN 意味着没有电源通过关键的正面金属层布线。这意味着可以放宽这些层的间距（降低成本），缩放可以更积极，信号线可以代替重新定位的电源线，或者三者的某种混合。

然而，仍有一些标准单元缩放尚待解决。PowerVia 虽然比 BPR 薄，但仍对总单元高度有影响。

03

Direct Backside Contacts

直接背面接触（DBC 或 BSC，即背面接触）提供了一种消除功率对标准单元高度影响的方法。换句话说，它们实现了所有背面电源方案中最大的扩展优势。这个想法是 BPR 和 PowerVia 的自然延伸 - 不是从接触的顶部或侧面布线，而是通过底部布线。

虽然这个想法很简单，但事实证明，背面接触是风险最高、回报最高的 BSPDN 选项。制造它们并不容易。主要驱动因素是间距，或者说接触必须与其他特征对齐的距离。对于 BPR 和 PowerVia，连接到背面的特征的间距大致与单元的高度相同，对于现代尖端工艺来说，间距大约为 150-250nm。在键合后光刻中，对第一个背面电源层进行图案化所需的覆盖层大于 10nm。这种覆盖层和大于 150nm 的间距可以通过便宜的（更便宜的）DUV 扫描仪轻松实现。

对于直接背面接触，要求要高得多。电源布线的接触形成在源极和漏极下方。源极到漏极的距离大致相当于接触多晶硅间距 (CPP)，即栅极到栅极的距离。现代工艺的 CPP 是众所周知的，因此它让我们大致了解了 BS 接触所需的间距 - 大约为 50nm。这远远超出了单次 ArF 浸没曝光的分辨率，需要更昂贵的多重图案化方案或 EUV。由于规格小于 5nm，叠加也变得具有挑战性。通常这对于高端扫描仪来说不是问题，但在这里却极具挑战性，因为晶圆键合锁定了高阶失真。

另一个挑战是 FEOL 中的金属使用，但现代背面接触方案对此有一个巧妙的解决方法。与 BPR 一样，它们需要在晶体管之前制造一个额外的特征。但接触最初是用非导电占位材料填充的，而不是金属。一旦占位符在减薄过程中显露出来（如 PowerVia，这些特征是自对准的），就可以蚀刻掉它们并用金属代替。这个技巧不适用于 BPR，因为它们的纵横比很高，因此很难干净地蚀刻出占位符材料。

尽管难以生产，但背面接触的好处却非常显著：理论上，6T 正面单元可以缩小约 25%，降至 4.5T 甚至 4T。实际上，不是缩小单元尺寸，而是用信号线代替重新定位的电源线。这显著改善了布线，并且在芯片级仍实现了密度提升。线路电阻显著降低，功耗降低约 15%。时钟频率可提高 5% 以上。由于正面和背面的线路都可以更大，从而降低了电迁移风险并允许更快的切换或更高的电流，因此可靠性得到了提高。IMEC、Google 和 Cadence 今年在 VLSI 上展示的一项研究发现，高功率 (HP) 库实现了最大的好处，这些库通常用于 AI 加速器等 HPC 应用。

请注意，这些好处并非毫无代价。总层数最多可增加 20%。晶圆减薄虽然不会影响晶体管等有源元件，但会降低依赖于厚硅的二极管等无源器件的性能——需要采取变通措施。所有背面工艺都必须与前端器件兼容：即它们不能需要会损坏晶体管的高温。

未来，背面将不仅限于电源和全局时钟。信号和 BEOL 设备（如电容器）（英特尔已经在背面再分布层中展示了 MIM 电容器）也可能移动。对于堆叠晶体管 (CFET) 来说，这一点很重要，因为底部设备的信号必须通过背面布线才能实现全面缩放优势。1.4nm 节点及以后应该开始在背面包含更大的复杂性。

路线图：Rapidus、三星、英特尔、台积电

在代工厂路线图上，GAA 和 BSPDN 在时间和架构上都存在着令人惊讶的差异。

从代工竞赛的最新参与者开始：Rapidus 是一家新兴的日本代工厂，其诞生源于希望在先进半导体制造领域夺回同等地位的愿望。他们得到了日本政府的大量补贴，并得到了丰田、索尼等 8 家大型国内公司的额外资助。他们表示，他们的目标是在 2025 年 4 月开设一条 2nm 试验线，在 2027 年实现大批量生产，并进一步将节点开发到至少 1.4nm 节点。这是一家全新的公司，试图从 2022 年成立到在逻辑前沿实现大批量生产 (HVM)，用 5 年时间。我们相信，他们前面的路会非常艰难。

通过联合开发合作伙伴关系，Rapidus 将获得 IBM 2nm 工艺技术的许可并将其投入生产。该工艺尚未大规模使用（IBM 的服务器芯片是在旧的 GlobalFoundries 节点上制造的，现在采用三星 5nm）。该工艺强调小批量，以实现快速迭代和快速学习。对于一家试图提升前沿逻辑的新兴公司来说，这可能是有意义的，但他们正在以学习速度换取高良率效率。他们的竞争对手使用大批量是有原因的。

小批量可以缩短某些步骤（例如bakes）的处理时间，因为小腔室更容易加热和冷却。但它们大大增加了对计量的需求。对于大批量，通常对一个晶圆进行计量，并假设同时处理的其他 24 个以上晶圆的结果相似。小批量实际上意味着每个晶圆都是一个需要自己计量的“特殊雪花”。增加的计量负担应该超过小批量的优势。

他们的商业主张也值得怀疑。与台积电巨头（一家在工艺上具有竞争力但财务上受到挑战的英特尔）和三星（可以调动整个集团（和国家）的注意力和财务资源）相比，他们在市场上的地位如何？是什么促使客户将 IP 转移到新工艺上，而该工艺的计划每月产能仅为 25,000 片晶圆（而台积电在 HVM 的头几年通常为 100,000 片以上）？日本政府对 2nm 逻辑的国内需求很少甚至没有，因此无法推动 Rapidus。很难看出他们将如何在性能或成本方面找到竞争优势。到目前为止，还没有签约任何具有有意义数量的客户——Tenstorrent 已经得到确认，IBM 可能会在其大型机芯片上对其进行测试。

此外，他们的路线图不包括背面供电。这在 HPC 应用中是一个劣势，因为竞争工艺将通过包含 BSPDN 来提供更好的性能和密度。单晶圆批量工具的研发很难转移到多晶圆批量工具上

三星也面临“客户挑战”，但正在推进雄心勃勃的路线图。从技术上讲，早在 2022 年，他们就率先在 SF3E 节点上量产 GAA，但这并没有以任何有意义的方式实现产品化。因此，SF2 更像是一个进化节点，而不是革命性的节点。三星即将推出的节点之一可能会在堆栈中添加第四个纳米片——在可预见的未来，大多数其他节点都将使用 3 个。SF2P 将提供比 SF2 更高的速度和略低的密度。

他们的路线图上的主要亮点是 2027 年在 SF2Z 节点引入背面电源。2024 年 6 月的三星代工论坛上详细介绍了该工艺将实施背面接触，以将电源和全局时钟移至背面。性能提升了 8%，功耗降低了 15%，面积减少了 7%——所有这些都是相对合理的说法。

SF1.4 将缩小金属和栅极间距，并对纳米片进行某种改变，这只是一个猜测。可能是 2D 通道材料，尽管这个时间点非常紧迫。

英特尔已经开始加速其 GAA + BSPDN 节点 18A。之前的 20A 工艺最近被放弃，但出于财务原因，而非技术原因。根据最近关于 18A 缺陷密度已步入正轨的报告，看来工艺技术可能是该公司目前唯一进展顺利的事情。

值得注意的是，英特尔正在使用 PowerVia 方案进行背面供电。正如我们上面所详述的，这应该更容易制造，但与直接背面接触相比，其规模优势较小。

凭借 N2，台积电继续稳步推进工艺节点改进，推动其股价多年来持续上涨。N2 将于明年通过台积电首款 GAA 架构（但不包含 BSPDN）实现大批量生产。变体 N2P 和 N2X 将在 2026 年提供轻微改进，并在下半年推出首个 GAA + 背面电源节点 A16。与三星一样，他们选择一头扎进采用背面接触方案的 BSPDN，而不是更简单、更保守的 BPR 或 PowerVia 选项。

在第一代中，他们采用的背面接触似乎比较保守。声称的 7-10% 密度增加大约是理论上单元缩放可能增加的一半。这样做可能是为了保持与 N2 的设计兼容性，FEOL 可能保持不变，只需重新进行布线即可利用背面电源网络。IR 压降也显著降低，功率可能提高 20%。

每家代工厂对 GAA 的实施大体相似，区别在于它们在功能扩展方面的积极程度。它们对性能、功率和密度的声明差异很大 - 在经过独立验证之前，这些声明应持保留态度。

SRAM 扩展：徒劳无功

SRAM 微缩是推动芯片功能逐代改进的关键驱动因素，因为它是速度最快的存储器，并且最接近逻辑。每个芯片设计师都希望拥有更多的 SRAM（而不会影响芯片面积或成本）。

然而，自 5nm 节点以来，SRAM 位单元微缩一直停滞不前，台积电的 N3 和 N2 节点几乎没有提供位单元微缩。大多数在其他地方实现微缩的微缩策略要么没有用，要么很久以前就在 SRAM 单元中实施了。例如，单鳍晶体管终于在 N3 中用于逻辑 - 但自英特尔 22nm（第一个finFET工艺）以来，高密度 SRAM 一直是单鳍。由于位单元布线已经优化，因此背面功率几乎没有好处。

晶体管长度和宽度的减少是 SRAM 位单元缩小的最有力杠杆。与单鳍片器件相比，GAA 晶体管略小，因为晶体管通道长度和晶体管之间的间距可以减小。这意味着位单元在从 finFET 到 GAA 的转变中将获得一次性的缩小优势，但在后续节点中可能不会有太大优势。

触点将位单元中的晶体管与电源和信号连接起来，也限制了单元的扩展。它们必须足够大才能形成低电阻连接，并保持最小间隔以避免相邻触点之间短路。随着材料工程的进步，这些也在缓慢扩展。

与其他逻辑一样，SRAM 外围设备仍受益于现代 DTCO（设计技术协同优化）和其他扩展技术。当台积电声称从 N3E 到 N2 的 SRAM 密度提高了 22% 时，这主要来自外围扩展。不幸的是，在工作内存和 L2 或 L3 缓存等关键应用中，外围设备仅占 SRAM 总面积的一小部分，因此这里的好处不会那么明显。如果符合要求，整体性能改进将主要来自逻辑单元，而不是 SRAM。

三大代工厂将在 2025 年真正大规模推出 GAA，Rapidus 将在 2027 年紧随其后。英特尔将率先推出 BSPDN，时间比预期早一年左右，但尽管名为 18A，但其密度更接近 3 纳米工艺。

https://www.semianalysis.com/p/clash-of-the-foundries

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